数字逻辑电路：触发器通常根据特定时钟边沿更新状态

同步处理不能把亚稳态风险完全降为零。时钟信号为同步数字系统提供时序参考。时钟偏斜描述不同位置接收时钟的时间差。时钟抖动反映边沿相对理想时刻的波动。计数器按事件或时钟变化更新内部数值。移位寄存器按规定方向移动所存储的数据。译码器把编码输入转换为相应选择输出。多路选择器从多个输入中选出指定一路。编码器将有效输入转换为相应的编码形式。

组合逻辑输出主要由当前输入状态决定。时序逻辑的输出还依赖内部保存的状态。锁存器在使能条件满足时允许状态更新。触发器通常根据特定时钟边沿更新状态。建立时间规定采样前数据需要保持稳定的时长。保持时间规定采样后数据仍需稳定的时长。违反时序要求可能使触发器进入亚稳态。同步器能够降低亚稳态传播的概率。

逻辑冒险可能使输出出现短暂非预期脉冲。去抖电路用于消除机械触点反复跳变影响。复位信号使系统进入预先规定的初始状态。异步复位释放时也需要满足相关时序要求。格雷码相邻编码通常只有一个二进制位变化。独热编码用单一有效位表示某个状态。有限状态机依据状态与输入决定后续动作。状态转移图可以表达控制逻辑的变化规则。

三态输出能够进入高阻状态以释放总线。总线冲突可能使多个输出相互对抗导通。上拉电阻用于为高阻节点提供默认高电平。下拉电阻用于建立节点的默认低电平状态。开漏输出通常需要外部上拉形成高电平。线与连接需要符合器件输出结构的要求。扇出能力反映输出能够可靠驱动的负载数量。传播延迟描述输入变化到输出响应的时间。